大面積・高発熱密度化するパッケージ開発を加速

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“冷やす”だけではない、先端パッケージ評価の新たな課題

AIの急速な発展と普及により、HPCやデータセンターにおける半導体パッケージングは、かつてないスピードで進化を遂げています。
微細配線化、チップレット化、2.5D、2.XD、3D積層と限られた面積かつ更なる大面積の中に高機能を集積する一方で、発熱は“局所的かつ高密度”へと急激にシフトしています。

その結果、サーマルマネジメントは単なる冷却設計にとどまらず、CTEミスマッチによる応力、Warpage（反り）、界面信頼性といった複合課題と密接に関係するようになりました。

現状でもAI・HPCシステムにおける消費電力のうち、40～50％が冷却に費やされているとも言われており、「どれだけ冷やせるか」ではなく、「どの条件で何が起きるかを正しく評価できるか」が、設計競争力を左右してくると予想されます。

Advanced packages for High-Performance Computing (HPC)

パッケージング工程におけるWarpage（反り）の発生はどこで生まれるのか

実際の稼働条件下で、Warpage（反り）、応力はどこで生まれるのかを、下記の例でみていきます。

半導体後工程パッケージングによる基板の反り

パッケージング工程におけるWarpage（反り）の発生は、パッケージ基板（例えばエポキシ樹脂）の熱膨張率CTEは10～20ppm、シリコンのCTEは2.5ppm。この違いによりアンダーフィル等で固定化する際に起こります。

発生したWarpageは発熱時に元に戻り、また冷却後Warpageが発生します。これがデバイス上で繰り返されます。

Warpage測定例

TTV10（※後述）におけるPCB基板の反り（実測値） Stifferner Ring無し

60×60mm基板における対角での反り160μm

パワー半導体においても同様に、各種材料のCTEミスマッチからくる剥離、クラックは大きな課題となっています。

AI・HPCの進化で高まるWarpage評価の重要性

AI・HPCの進化により、単一ダイの限界を超えるため、Core、I/O、HBM（積層DRAM）を統合したチップレット構造が主流となり、パッケージングは大面積化・高発熱化しています。これに伴い、温度分布や材料差に起因するWarpageや接合部への負荷が増大し、熱設計および信頼性評価の重要性が一層高まっています。

一方で、これらの開発・検証プロセスにおいて、実デバイスを用いた評価には多大なリードタイムとコストが伴い、設計初期段階での検証が難しいという課題があります。

特に、数kWクラスの発熱や大面積パッケージングにおけるWarpage評価、設計は、従来手法では困難になりつつあります。